1. 研究目的与意义
基于Verilog HDL的SDRAM控制器设计是工程实践性课题，主要的目的是培养学生将所学习的电路知识、集成电路生将所学习的电路知识、集成电路设计和集成电路CAD的技能运用到实际的芯片设计中，结合半导体加工厂的制造工艺，完成具有一定专用功能的专用芯片的设计。
随着处理器性能的不断提高, 半导体技术与超大规模集成电路的飞速发展, 越来越多的应用将需要更大容量、更高速率的存储器来满足其数据存储的需求, 因此高性价比的DDR2存储器将得到越来越广泛的应用,与其相对应的控制器以其灵活的适应性、高可靠性、良好的可复用性必将成为硬件设计的主流。
结合FPGA与ASIC2种设计的长处,提出了一种基于Verilog HDL 硬件描述语言的SDRAM 的控制器设计方法。
2. 课题关键问题和重难点
基于Verilog HDL硬件描述语言的SDRAM的控制器设计方法。
课题的关键问题在于其状态控制机 命令控制机、刷新机、双向锁存器模块的功能设计问题。
状态控制机的设计主要通过设计状态机来完成，SDRAM的控制状态主要分为：初始化、正常工作状态。
3. 国内外研究现状（文献综述）
随着处理器性能的不断提高,半导体技术与超大规模集成电路的飞速发展,越来越多的应用将需要更大容量、更高速率的存储器来满足其数据存储的需求,因此高性价比的DDR存储器将得到越来越广泛的应用,与其相对应的控制器以其灵活的适应性、高可靠性、良好的可复用性必将成为硬件设计的主流。
SDRAM（Synchronous DynamicRAM）是DRAM中的一种，SDRAM指的是同步动态随机存储器。
同步指的是内存工作需要同步时钟，控制信号和数据信号都根据时钟的上升沿进行。
4. 研究方案
SDRAM 控制器采用模块化设计，可以进行功能模块化调试，便于设计。
设计模块由4部分组成：状态控制机、命令控制机、刷新机、双向锁存器。
1.查找相应文献，了解课题相关知识（课题的关键问题及难点），熟练掌握SDRAM的各部分内容，随后参照和分析几种典型的SDRAM控制器的功能，掌握其各部分模块的功能，并规划这些功能；2.确认模块功能后，用Verilog HDL语言实现各模块的设计。
5. 工作计划
第1周：查找相关文献并翻译文献，学习课题相关知识，了解课题所做内容 第2周：总结所查文献，撰写开题报告，在写开题报告时需要注意格式、字体等问题，（字体应该为宋体、5号、段落为首行缩进2字符）第3周：熟练掌握SDRAM控制器的各部分模块，掌握各部分模块的功能，并规划这些功能第4周：确认模块功能后，用Verilog HDL语言实现各模块的设计第5周：对各模块的硬件电路进行仿真，报错第6周：系统电路仿真与调试 第7周：芯片电路模块的设计 第8周：芯片电路模块的仿真 第9周：芯片电路的版图设计 第10周：芯片电路的模拟与验证 第11周：规整毕设资料，撰写论文 第12周：提交论文 第13周：准备答辩 第14周：毕设结束工作
以上是毕业论文开题报告，课题毕业论文、任务书、外文翻译、程序设计、图纸设计等资料可联系客服协助查找。
