1. 研究目的与意义
随着我国经济和文化的发展，很多公开竞争场合要求有公正的竞争裁决，如证券、股票交易及各种智力竞赛等，因此出现抢答器。
基于Verilog HDL的电子抢答器电路设计是工程实践性的课题，采用Verilog HDL语言模块化和层次化的思想，使设计十分简单，工作稳定且可靠，有较强的实用性。
主要的目的是培养我们将所学习到的电路知识和集成电路知识以及将所学习的电路知识、集成电路设计和集成电路CAD的技能运用到实际的芯片设计中去的能力，再结合半导体加工厂的制造工艺，完成具有一定专用功能的专用芯片的设计。
2. 课题关键问题和重难点
本课题要求利用Verilog HDL硬件描述语言来设计抢答器，而使用Verilog HDL描述硬件地基本设计单元是模块，所以设计中要充分利用Verilog HDL层次化和模块化的思想，使抢答器的整个设计过程简单，灵活。
因此课题的关键问题就是要熟悉掌握实验原理并了解硬件模块的功能，这样才能有效率地完成代码地编写。
而且Verilog HDL中的模块类似于C语言中的函数，它能够提供输入、输出端口，可以实例调用其他模块，业可以被其他模块实例调用。
3. 国内外研究现状（文献综述）
为了更深入地了解课题以及更好地完成毕设，我除了认真研读老师给的参考文献，另外自己也找了四篇相关文章，做出以下综述。
随着我国经济和文化的发展，很多公开竞争场合要求有公正的竞争裁决，如证券、股票交易及各种智力竞赛等，因此出现抢答器。
抢答器一般是由很多电路组成的，线路复杂，可靠性不高，功能也比较简单，特别是抢答器路数很多时，实现起来就更为困难。
4. 研究方案
电路设计要求设计并制作一种基于Verilog HDL的电子抢答器电路；根据电子抢答器的功能要求，需要设计的数字系统包括抢答信号判断电路、最先抢答的台号显示控制电路、倒计时及时间显示控制电路这三个功能模块。
要求具有四路抢答输入，能够识别最先抢答的信号，显示该台号；对回答问题所用的时间进行计时、显示、超时报警；可以预置回答问题的时间；同时具有复位功能、倒计时启动功能。
系统采用Verilog HDL以层次化设计的方法对电子抢答器进行逻辑功能描述。
5. 工作计划
第1周：充分利用实验室的资源，查找并阅读课题相关文献以及翻译导师所给文献资料，从而对毕设课题有一定初步了解，形成一个大致的概念；第2周：通过查阅到的资料并结合自己的想法撰写开题报告，交给导师审核并进行修改；第3周：在掌握电路设计大概规模的基础上，做出电路系统的总体设计和规划；第4周：结合资料以及与导师交流讨论设计出基于Verilog HDL的电子抢答器电路；第5周：对上周设计出的基于Verilog HDL的电子抢答器电路进行验证，在不合理的地方做出修改直至能实现期望功能；第6周：利用资源设计出合理的抢答信号判断电路、分频电路、最先抢答的台号显示控制电路、倒计时及时间显示控制电路、扬声器控制电路；第7周：对上周设计出的各功能模块电路进行验证，根据实际情况做出相应修改直至功能实现；第8周：将各功能模块电路系统进行整合集成；第9周：对电路系统进行测试和验证，修改并完善；第10周：优化电路系统，使作品达到尽可能优秀的状态；第11周：对整个毕设资料进行梳理，根据相应的成果完成情况撰写论文；第12周：提交论文。
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